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模擬信號轉(zhuǎn)成數(shù)字信號需要經(jīng)過采樣-保持-量化-編碼這四個過程。下面逐一來分析這四個過程。

采樣：采樣要滿足采樣定理，采樣定理（香農(nóng)采樣定理或奈奎斯特采樣定理）是美國電信工程師H.奈奎斯特在1928年提出的，在數(shù)字信號處理領(lǐng)域中，采樣定理是連續(xù)時間信號（通常稱為“模擬信號”）和離散時間信號（通常稱為“數(shù)字信號”）之間的基本橋梁。該定理說明采樣頻率與信號頻譜之間的關(guān)系，是連續(xù)信號離散化的基本依據(jù)。它為采樣率建立了一個足夠的條件，該采樣率允許離散采樣序列從有限帶寬的連續(xù)時間信號中捕獲所有信息。采樣定理又稱取樣定理、抽樣定理。采樣定理說明采樣頻率與信號頻譜之間的關(guān)系，是連續(xù)信號離散化的基本依據(jù)。

采樣定理的定義為：為了不失真地恢復模擬信號，采樣頻率應(yīng)該不小于模擬信號頻譜中最高頻率的2倍。即fs≥2f max。如圖3-3所示。在圖3-3中，X(t)是被采樣信號，U(p)是采樣序列示意，X’(t)是采樣之后的信號示意。根據(jù)圖3-3，不難看出，如果采樣頻率過低，低于信號的最大頻率，那這個信號就不能被還原，甚至會產(chǎn)生混疊，即上一個周期的波形和下一個周期混合到一起去。

圖3-3 采樣定理波形示意

保持：采樣保持電路由模擬開關(guān)、存儲元件和緩沖放大器A組成。在采樣時刻，加到模擬開關(guān)上的數(shù)字信號為低電平，此時模擬開關(guān)被接通，使存儲元件（通常是電容器）兩端的電壓UB隨被采樣信號UA變化。當采樣間隔終止時，D變?yōu)楦唠娖?模擬開關(guān)斷開,UB則保持在斷開瞬間的值不變。緩沖放大器的作用是放大采樣信號，它在電路中的連接方式有兩種基本類型：一種是將信號先放大再存儲，另一是先存儲再放大。對理想的采樣保持電路，要求開關(guān)沒有偏移并能隨控制信號快速動作，斷開的阻抗要無限大，同時還要求存儲元件的電壓能無延遲地跟蹤模擬信號的電壓，并可在任意長的時間內(nèi)保持數(shù)值不變。采樣保持的波形如圖3-4所示。

圖3-4 采樣保持電路的輸出隨輸入變化的波形圖

采樣后，還需要對采樣信號進行量化。為什么量化呢？就算是經(jīng)過采樣，采樣點的值依舊是模擬信號本身的值，該多少是多少，沒有變化，那么多的值，而且還有可能各不相同，那處理起來同樣是很困難啊。為了把無限多個值，變成有限個值，就需要用量化這個技術(shù)了。

如果是N位ADC，則把信號幅度值（也就是縱軸）進行2^N次均勻分割，采樣點落入哪個區(qū)間，就取這個區(qū)間所對應(yīng)的二進制值（N位），這么做就實現(xiàn)了無限個值變成有限個值的目的了。如圖3-5所示。

圖3-5 量化示意圖

上述的采樣和量化兩個階段，實際上分別是將時間連續(xù)，幅度連續(xù)的模擬信號，進時間離散分割，幅度離散分割。到此時，模擬信號實際上還沒有變成數(shù)字信號，只是變成了在時間上和幅度上離散的信號，而正真數(shù)字化是在編碼階段進行的。

編碼：編碼實際上是將量化電路輸出的狀態(tài)轉(zhuǎn)成特定的二進制編碼，在進行輸出，這個階段由于AD芯片的不同，輸出的編碼格式可能有區(qū)別。

再來看量化電路，量化電路實際上是將一個電壓進行2^N次分割的電路。2^N次分割，這個數(shù)量可能有點多，不利于分析。先來看一個簡化模型，如果要將一個電壓信號量化成大于2.5V和小于等于2.5V的兩個狀態(tài)，應(yīng)該怎么做？這里想到了比較器電路，只要將比較器的反向參考電壓設(shè)置為2.5V，那么當輸入電壓大于2.5V時，比較器輸出高電平，低于2.5V比較器輸出低電平。雖然量化的狀態(tài)只有兩種，但實際上確實是實現(xiàn)了量化的目的。那么請再思考一下，如果要將5V量化成4種狀態(tài)，以1.25V為一個量化檔位，那該怎么做呢？那就需要用到三個比較器，并且分別設(shè)置不同的參考電壓。如圖3-6所示。

圖3-6 四狀態(tài)量化電路

分析圖3-6的電路，我們不難得出輸入與輸出的狀態(tài)。

由此再來做個思想實驗，假設(shè)有N個比較器單元，每個比較器單元的參考電壓為

量化電路其實是對連續(xù)的模擬信號在幅度維度上的離散化過程，一個量化電路是ADC內(nèi)部最核心的部分，其實現(xiàn)原理決定了這個ADC的類型。以上是并行比較ADC的原理，并行比較型A/D轉(zhuǎn)換器由電阻分壓器、電壓比較器、數(shù)碼寄存器及編碼器4個部分組成。這種A/D轉(zhuǎn)換器最大的優(yōu)點是轉(zhuǎn)換速度快，其轉(zhuǎn)換時間只受電路傳輸延遲時間的限制，最快能達到低于20ns。缺點是隨著輸出二進制位數(shù)的增加，器件數(shù)目按幾何級數(shù)增加。一個n位的轉(zhuǎn)換器，需要2n-1個比較器。例如，n=8時，需要2^8-1=255個比較器。因此，制造高分辨率的集成并行A/D轉(zhuǎn)換器受到一定限制。顯然，這種類型的A/D轉(zhuǎn)換器適用于要求轉(zhuǎn)換速度高、但分辨率較低的場合。

除并行ADC以外，還有非常多種類的ADC，如逐次逼近型AD，雙積分型AD，壓頻轉(zhuǎn)換型AD，這些AD在后面用到時再來詳細分析其原理及特性參數(shù)。