1. LVPECL到CML的連接
1.1. 交流耦合情況
在LVPECL的兩個(gè)輸出端各加一個(gè)到地的偏置電阻，電阻值選取范圍可以從142Ω到200Ω。如果LVPECL 的輸出信號(hào)擺幅大于CML的接收范圍，可以在信號(hào)通道上串一個(gè)25Ω的電阻，這時(shí)CML 輸入端的電壓擺幅變?yōu)樵瓉淼?.67 倍。
LVPECL到CML的交流耦合連接方式
1.2. 直流耦合情況
在LVPECL到CML 的直流耦合連接方式中需要一個(gè)電平轉(zhuǎn)換網(wǎng)絡(luò)，如圖中所示。該電平轉(zhuǎn)換網(wǎng)絡(luò)的作用是匹配LVPECL的輸出與CML的輸入共模電壓。一般要求該電平轉(zhuǎn)換網(wǎng)絡(luò)引入的損耗要小，以保證LVPECL 的輸出經(jīng)過衰減后仍能滿足CML輸入靈敏度的要求；另外還要求自LVPECL端看到的負(fù)載阻抗近似為50Ω。下面以LVPECL驅(qū)動(dòng)MAX3875 的CML輸入為例說明該電平轉(zhuǎn)換網(wǎng)絡(luò)。
LVPECL到CML（MAX3875）間直流耦合時(shí)電阻網(wǎng)絡(luò)
下面是該電阻網(wǎng)絡(luò)必須滿足的方程：
注：假定LVPECL的最小差分輸出擺幅為400mV，而MAX3875的輸入靈敏度為50mV，這樣電阻網(wǎng)絡(luò)的最小增益必須大于50mV/400mV=0.125
求解上面的方程組，我們得到R1=182Ω，R2=82Ω，R3=290Ω，VA=1.35V，VB=3.11V，Gain=0.147，Zin=49Ω。把LVPECL輸出與MAX3875輸入連接好，實(shí)測(cè)得：VA=2V，VB=3.13V。LVPECL 到MAX3875 的直流耦合結(jié)構(gòu)如圖所示，
LVPECL到CML（MAX3875）的直流耦合結(jié)構(gòu)
2. CML到LVPECL的連接
下圖給出了CML 到LVPECL 三種交流耦合解決方案。
CML到LVPECL的交流耦合結(jié)構(gòu)
3. LVPECL到LVDS的連接
3.1 直流耦合情況
LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個(gè)電阻網(wǎng)絡(luò)，如圖中所示，設(shè)計(jì)該網(wǎng)絡(luò)時(shí)有這樣幾點(diǎn)必須考慮：首先，我們知道當(dāng)負(fù)載是50Ω接到Vcc-2V時(shí)，LVPECL的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；然后我們還要考慮該電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號(hào)經(jīng)衰減后仍能落在LVDS 的有效輸入范圍內(nèi)。注意LVDS的輸入差分阻抗為100Ω，或者每個(gè)單端到虛擬地為50Ω，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等。LVPECL到LVDS 的直流耦合所需的電阻網(wǎng)絡(luò)需滿足下面方程組：
(a)等效電路 (b) LVPECL 到 LVDS 的連接 LVPECL到LVDS的直流耦合結(jié)構(gòu)
考慮Vcc=0.3V情況，解上面的方程組得到：R1=182Ω，R2=48Ω，R3=48Ω，VA=1.14V，RAC=51.8Ω，RDC=62.8Ω，Gain=0.337。電路連接好，實(shí)測(cè)得VA=2.1V，VB=1.06V。假定LVPECL單端最小輸出電壓為300mV，在LVDS的輸入端可達(dá)到100mV，能夠滿足其靈敏度要求?？紤]信號(hào)較大時(shí)，如果LVPECL 的最大輸出為1V，LVDS的單端輸入電壓則為337mV，同樣可以滿
足指標(biāo)要求。 3.2 交流耦合情況
LVPECL 到LVDS的交流耦合結(jié)構(gòu)如圖所示，LVPECL的輸出端到地需加直流偏置電阻（142Ω到200Ω），同時(shí)信號(hào)通道上一定要串接50Ω電阻，以提供一定衰減。LVDS的輸入端到地需加5KΩ電阻，以提供近似0.86V 的共模電壓。
LVPECL到LVDS的交流耦合結(jié)構(gòu)
4. LVDS到LVPECL的連接
4.1. 直流耦合情況
LVDS到LVPECL的直流耦合結(jié)構(gòu)中需要加一個(gè)電阻網(wǎng)絡(luò)，如圖所示，該電阻網(wǎng)絡(luò)完成直流電平的轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECL的輸入電平為Vcc-1.3V。LVDS的輸出是以地為基準(zhǔn)，而LVPECL 的輸入是以電源為基準(zhǔn)，這要求考慮電阻網(wǎng)絡(luò)時(shí)應(yīng)注意LVDS的輸出電位不應(yīng)對(duì)供電電源敏感；另一個(gè)問題是需要在功耗和速度方面折中考慮，如果電阻值取的較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動(dòng)影響；還有一個(gè)問題就是要考慮電阻網(wǎng)絡(luò)與傳輸線的匹配。電阻值可以通過下面的方程導(dǎo)出。
LVDS到LVPECL的直流耦合結(jié)構(gòu) 在Vcc 電壓為3.3V時(shí)，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，RIN=49Ω，Gain=0.62。LVDS的最小差分輸出信號(hào)擺幅為500mV，在上面結(jié)構(gòu)中加到LVPECL 輸入端的信號(hào)擺幅變?yōu)?10mV，該幅度低于LVPECL的輸入標(biāo)準(zhǔn)，但對(duì)于絕大多數(shù)MAXIM 公司的LVPECL 電路來說，該信號(hào)幅度是足夠的，原因是MAXIM 公司LVPECL輸入端有較高的增益。 4.2 交流耦合情況
LVDS 到LVPECL的交流耦合結(jié)構(gòu)較為簡(jiǎn)單，圖給出了兩個(gè)例子。
（b）LVPECL 芯片內(nèi)沒有直流偏置情況（MAX3867）
5. CML和LVDS間互連
一般情況下，在光傳輸系統(tǒng)中沒有CML和LVDS 的互連問題，因?yàn)長VDS通常用作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155MHz，622MHz或1.25GHz，而CML 常用來做串行數(shù)據(jù)的傳輸，數(shù)據(jù)速率為2.5GHz或10GHz。需注意CML 的輸出信號(hào)擺幅應(yīng)落在LVDS 的有效工作范圍內(nèi)。
LVDS到CML的交流耦合結(jié)構(gòu)
CML到LVDS的交流耦合結(jié)構(gòu)
6. 如何選擇交流耦合電容
當(dāng)利用交流耦合結(jié)構(gòu)時(shí)，耦合電容的選取應(yīng)特別小心，該電容與負(fù)載阻抗一起構(gòu)成高通濾波結(jié)構(gòu)，非歸零的連0 或連1出現(xiàn)時(shí)，電容會(huì)造成接收端電壓下降，過零點(diǎn)偏移，通過下面的圖形可以很好地理解這一點(diǎn)。
為防止連零和連1 序列造成負(fù)載電壓有較大下降，我們可以把耦合電容與負(fù)載組成的高通網(wǎng)絡(luò)的3dB轉(zhuǎn)角頻率降低，下面主要從時(shí)域?qū)Υ诉M(jìn)行分析，我們知道一級(jí)高通RC 網(wǎng)絡(luò)的時(shí)域響應(yīng)為：
NRZ數(shù)據(jù)信號(hào)經(jīng)過電容耦合至50Ω的負(fù)載上，信號(hào)這時(shí)的擺動(dòng)則以0 為基準(zhǔn)。我們把信號(hào)幅度以VP-P進(jìn)行歸一化處理，電壓幅度歸一化為±0.5VP-P。假定負(fù)載最初充電電壓為V0+=0.5VP-P，最終電壓為V∞=0。τ為HPF的時(shí)常數(shù)，則經(jīng)過一段時(shí)間t 后，負(fù)載電壓下降ΔV為： 如允許在時(shí)間t時(shí)，功率下降0.25dB，則ΔV/ VP-P =6%； 如果我們定義TB為數(shù)據(jù)每比特周期，NCID為最大容許的連零或連1 數(shù)目，負(fù)載阻抗R=50 Ω，C 為耦合電容，則t=NCID·TB，τ=R·C，C 可通過下面式子估算： 我們以2.488Gbps 的系統(tǒng)為例，TB =400ps，NCID = 100bit，通過計(jì)算得C=6.2nF。下面計(jì)算該電容造成的過零點(diǎn)偏移大?。?/div> tr在這里指NRZ信號(hào)幅度從20%到80%的上升時(shí)間，一般可通過下式估算： BW指系統(tǒng)帶寬，通常為0.6~1 倍數(shù)據(jù)速率，對(duì)于2.5Gbps 系統(tǒng)，如果取tr=120ps，C=6.2nF，計(jì)算得LFPDJ等于13ps，如果把C增加到100nF，這時(shí)LFPDJ將小于1ps，可以忽略不計(jì)。
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