將cadence allegro的brd文件導(dǎo)入AD中有2種方法：
1。直接轉(zhuǎn)換。AD summer 08 or winter09已提供之間import的功能了。
具體操作見Altium公司主頁的Allegroimporter流程：http://www.altium.com/products/altium-designer/features/summer08.cfm#
PS:AD summer08以下版本不支持導(dǎo)入allegro的brd文件，但是支持導(dǎo)入orcadlayout的max文件；但同為cadence的產(chǎn)品，不能導(dǎo)入allegro layout的brd文件。
2。對于低版本的中Altium Designer，AllegroPCB（brd文件）需要通過其他一些途徑實(shí)現(xiàn)，以Altium Designer6.6為例介紹將Allegro的brd板子導(dǎo)入AD中。
基本思想是用CAM文件，具體步驟：
1、從Allegro PCBEditor中導(dǎo)出Gerber文件和IPC網(wǎng)表文件（不要IPC網(wǎng)表也可以，不過那樣導(dǎo)入的PCB網(wǎng)絡(luò)名是AD隨機(jī)命名的）。也可以導(dǎo)出ODB++文件（可能還是需要IPC網(wǎng)表），我覺得這個(gè)比Gerber方便。Allegro需要安裝第三方軟件才能輸出ODB++，這個(gè)在導(dǎo)出時(shí)會(huì)提示下載的（軟件是free的）。
2、在AD中新建一個(gè)CAM文件。
3、通過AD的File/Import導(dǎo)入Allegro輸出的Gerber/ODB++，（可選）通過File/Import/NetList導(dǎo)入IPC網(wǎng)表。
4、使用Tool/Netlist/Extract提取導(dǎo)入的Gerber/ODB++的網(wǎng)絡(luò)（將相連的Track視為同一網(wǎng)絡(luò)，網(wǎng)絡(luò)名隨機(jī)生成）。
5、（可選）通過FileImport/NetList導(dǎo)入IPC網(wǎng)表。如果3中已導(dǎo)入，忽略本步。
6、通過Tool/NetList/Campare將Extrat的網(wǎng)表和IPC網(wǎng)表進(jìn)行比較，從而將網(wǎng)絡(luò)（大部分）命名為Allegro中原來的網(wǎng)絡(luò)名。
7、通過File/Export/Export toPCB，將CAM文件導(dǎo)出到PCB。至此基本完成了導(dǎo)入功能，但是所有的元件已經(jīng)分解成了Pad，overlay上的Designator也已經(jīng)不再是Text型。
8、元件的“恢復(fù)”：選中一個(gè)元件的所有primitive，將其作為一個(gè)Union，然后使用準(zhǔn)備好的封裝進(jìn)行替換。這個(gè)可能比較費(fèi)時(shí)了:-)其實(shí)也可以不準(zhǔn)備封裝，直接選中一個(gè)元件的所有primitive，復(fù)制到PCBlibrary的新建空元件中，就制成了一個(gè)和原來一樣的封裝了。
9、也可以這樣恢復(fù)元件：建一個(gè)不包括任務(wù)元素的PCB封裝，放置到要恢復(fù)的元件附近，然后將元件的primitive加入到這個(gè)元件中（右鍵菜單中找）。
總結(jié)：通過1-7步可以完成在AltiumDesigner中打開Allegro的brd文件，也可以用來提取Allegro的封裝，通過手動(dòng)元件恢復(fù)，可以重建原brd文件。
P.S.：也可以通過從Gerber和ODB++等CAM文件中ReverseEngine出PCB來，但是需要自己重新命名AD中對應(yīng)的封裝或重新導(dǎo)入封裝。
如何快速積累PCB設(shè)計(jì)經(jīng)驗(yàn)？
1.學(xué)習(xí)SI,PI,EMC設(shè)計(jì)的基本原理
2.向高手學(xué)，而不是老手學(xué)。高手和老手不是一個(gè)概念，高手通常是有扎實(shí)的基礎(chǔ)理論，在實(shí)踐中總結(jié)出適合自己的經(jīng)驗(yàn)。而老手只不過是理論的驗(yàn)證者，重復(fù)工作的經(jīng)驗(yàn)之家。
3.仔細(xì)分析學(xué)到的經(jīng)驗(yàn)做法，對錯(cuò)與否，經(jīng)驗(yàn)的設(shè)計(jì)適用范圍等。
4.設(shè)計(jì)中仿真得到一個(gè)預(yù)期的性能目標(biāo)。仿真不能解決一切問題，但是仿真可以幫助我們快速積累正確的經(jīng)驗(yàn)，縮短開發(fā)周期。
5.后期測試，對比仿真結(jié)果，哪些問題或者設(shè)計(jì)目標(biāo)達(dá)到了預(yù)期的結(jié)果，哪些沒達(dá)到預(yù)期的結(jié)果。為什么？涉及到的其他缺陷沒考慮到，分析深層次的原因，及時(shí)總結(jié)記錄。
6.下一次設(shè)計(jì)把積累的經(jīng)驗(yàn)用上，重復(fù)這一過程，再測試，驗(yàn)證以前的問題是否解決，還有什么沒解決的足夠好，為什么？分析再積累，做到每板均有提高！
硬件設(shè)計(jì)流程
原理圖邏輯功能設(shè)計(jì)，生成netlist
PCB板數(shù)據(jù)庫準(zhǔn)備板框，層疊，電源及地布局
check DRC,導(dǎo)入netlist
關(guān)鍵器件預(yù)布局
布線前仿真，解空間分析，約束設(shè)計(jì)，SI，PI仿真，設(shè)計(jì)調(diào)整
約束驅(qū)動(dòng)空間布局，手工布局
約束驅(qū)動(dòng)布線，自動(dòng)布線，手工拉線，可能需要調(diào)整層疊設(shè)計(jì)
布線后仿真
修改設(shè)計(jì)，布線后驗(yàn)證
設(shè)計(jì)輸出，PCB板加工
焊接，PCB功能調(diào)試，電磁及產(chǎn)品性能測試
思考：
1）是否每個(gè)芯片電源管腳周圍加0.1uf電容去耦？
低速電路適用（保證電源完整性）
PS：電容去耦的原理？去耦電容的值多大，什么類型的電容合適？放幾個(gè)合適？
高速電路則需慎重考慮：或者由于信號上升快，去耦電容設(shè)計(jì)不對，容易引起系統(tǒng)不穩(wěn)定（重啟或死機(jī)）
2）33歐電阻端接方法
涉及到信號的完整性，這里需要考慮電路本身是否存在信號反射，噪聲（反射量）多大？
33歐電阻只是端接電阻的典型參考設(shè)計(jì)值，其大小與阻抗（線寬，板層疊結(jié)構(gòu)，板材即介電常數(shù)）有關(guān)。所以端接電阻可能是22歐或者47歐。另外還要考慮端接電阻擺放的位置是中間段，起始端還是末端。
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