南京理工大學(xué) 通信工程碩士
0. 功耗源
功耗的本質(zhì)是能量耗散。由能量守恒定律可知，能量只能從一種形式轉(zhuǎn)成另一種形式，能量總量不變。芯片耗散的電能主要轉(zhuǎn)化成熱能。如果一顆芯片的功耗過(guò)大，容易導(dǎo)致工作時(shí)溫度過(guò)高，造成功能失效，甚至晶體管失效。因此，減小芯片功耗是很重要的一個(gè)任務(wù)。靜態(tài)功耗以及動(dòng)態(tài)功耗是兩個(gè)主要的功耗源。
1. 動(dòng)態(tài)功耗
動(dòng)態(tài)功耗來(lái)源于：
（1）當(dāng)門翻轉(zhuǎn)時(shí)，負(fù)載電容充電和放電，稱為翻轉(zhuǎn)功耗
（2）pmos和nmos管的串并聯(lián)結(jié)構(gòu)都導(dǎo)通時(shí)的有短路電流，稱為短路功耗
1.1翻轉(zhuǎn)功耗
翻轉(zhuǎn)功耗可以用如下公式表示：
Pswitch=
為活動(dòng)因子，是電路節(jié)點(diǎn)從0跳變至1的概率。時(shí)鐘的活動(dòng)因子為1，因?yàn)樗诿總€(gè)周期都有上升和下降。大多數(shù)數(shù)據(jù)的活動(dòng)因子為0.5，每周期只跳變一次。C稱為負(fù)載電容。有以下的辦法可以降低翻轉(zhuǎn)功耗。
（1）使用門控時(shí)鐘
降低活動(dòng)因子是降低功耗的非常有效的辦法，如果一個(gè)電路的時(shí)鐘完全關(guān)斷，那么它的活動(dòng)因子和動(dòng)態(tài)功耗將降為0。Verilog在設(shè)計(jì)寄存器時(shí)采用下面寫法可以綜合成一個(gè)帶門控的寄存器。
always@(posedge clk or negedge rst)if(!rst) q<=1'b0;else if(enable)q<=d;
(2)減小毛刺
毛刺會(huì)增大活動(dòng)因子
（3）減小負(fù)載電容
（4）降低電壓
（5）動(dòng)態(tài)電壓調(diào)整DVS
CPU處理不同的任務(wù)有不同的性能要求。對(duì)于低性能要求的任務(wù)，可以使時(shí)鐘頻率降低到足以按預(yù)定時(shí)間完成任務(wù)的最低值，然后使電壓降低到該頻率下工作所需要的最小值就可以節(jié)省大量的能耗。
（6）降低頻率
（7）諧振電路
諧振電路通過(guò)使能量在儲(chǔ)能元件如電容或電感之間來(lái)回傳送而不是將能量泄放到來(lái)減小翻轉(zhuǎn)功耗。
1.2短路功耗
短路功耗發(fā)生在當(dāng)輸入發(fā)生翻轉(zhuǎn)時(shí)，上拉和下拉網(wǎng)絡(luò)同時(shí)部分導(dǎo)通的時(shí)候。如果輸入信號(hào)翻轉(zhuǎn)速率比較慢，那這兩個(gè)網(wǎng)絡(luò)將同時(shí)導(dǎo)通較長(zhǎng)的一段時(shí)間，短路功耗也會(huì)比較大，增大負(fù)載電容可以減小短路功耗，原因是負(fù)載較大時(shí)，輸出在輸入跳變期間只翻轉(zhuǎn)變化很小的一個(gè)量。短路電流一般為負(fù)載電流的10%。當(dāng)輸入邊沿變化速度很快時(shí)，短路功耗一般只占翻轉(zhuǎn)功耗的2%-10%。
2.靜態(tài)功耗
靜態(tài)功耗主要來(lái)源于：
（1）流過(guò)截止晶體管的亞閾值泄漏電流
（2）流過(guò)柵介質(zhì)的泄漏電流
（3）源漏擴(kuò)散區(qū)的p-n節(jié)泄漏電流（junction leakage）
（4）競(jìng)爭(zhēng)電流
2.1 降低靜態(tài)功耗辦法
（1）電源門控
（2） 多種閾值電壓和柵氧厚度
（3）可變閾值電壓
（4）輸入向量控制
總結(jié)：
發(fā)布于 2022-08-10 10:28
靜態(tài)模型功耗動(dòng)態(tài)“靜態(tài)功耗是指在電路狀態(tài)穩(wěn)定時(shí)的功耗，其數(shù)量級(jí)很小。它是指在電路處于等待或不激活狀態(tài)時(shí)泄漏電流所產(chǎn)生的功耗。靜態(tài)功耗也被稱為泄漏功耗。靜態(tài)功耗主要由反偏二極管泄漏電流、門柵感應(yīng)漏極泄漏電流、亞閾值泄漏電流和門柵泄漏電流等組成。靜態(tài)功耗是指在電路穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積的平均靜態(tài)功耗?！?div style="height:15px;">
低功耗設(shè)計(jì)手冊(cè) 第一章
7c9cc主業(yè)是芯片，沒事寫寫代碼
簡(jiǎn)介
1.1Overview
超大規(guī)模芯片的設(shè)計(jì)在過(guò)去的20年里經(jīng)歷了一系列的革命（甚至我們?cè)诮炭茣蠈W(xué)到的關(guān)于超大規(guī)模的芯片定義都已經(jīng)顯得過(guò)時(shí)了）。在20世紀(jì)80年代，引入了verilog語(yǔ)言的設(shè)計(jì)和綜合。在20世紀(jì)90年代，有采用設(shè)計(jì)復(fù)用和IP作為主流設(shè)計(jì)實(shí)踐。在過(guò)去的幾年里，針對(duì)低功耗的設(shè)計(jì)又開始影響了SoC的設(shè)計(jì)。
每一次革命都是為了應(yīng)對(duì)不斷發(fā)展的半導(dǎo)體技術(shù)帶來(lái)的挑戰(zhàn)。芯片密度的指數(shù)級(jí)增長(zhǎng)推動(dòng)了基于verilog語(yǔ)言的設(shè)計(jì)和綜合，使設(shè)計(jì)者的效率得到了極大的提高。這種方法使摩爾定律維持了十幾年，但在百萬(wàn)門設(shè)計(jì)時(shí)代，工程師們發(fā)現(xiàn)，為一個(gè)新的芯片項(xiàng)目編寫多少新的RTL是有限度的。其結(jié)果是，IP和設(shè)計(jì)重用成為公認(rèn)的唯一實(shí)用方式，以相對(duì)較小的設(shè)計(jì)團(tuán)隊(duì)設(shè)計(jì)大型芯片。
對(duì)于芯片設(shè)計(jì)而言，從130nm開始，隨著工藝的進(jìn)步，設(shè)計(jì)人員遇到了一系列之前沒有遇到的問題。當(dāng)芯片的門數(shù)量超過(guò)千萬(wàn)級(jí)別以后，芯片的功耗，散熱等問題都必須被仔細(xì)的處理。當(dāng)工藝在90nm以下，漏電流急劇增大，在65nm以下的公里里面，漏電流產(chǎn)生的功耗和動(dòng)態(tài)功耗幾乎一樣大。
這些變化對(duì)芯片設(shè)計(jì)產(chǎn)生了重大影響。芯片的功耗已經(jīng)開始限制時(shí)鐘頻率的提高。因此設(shè)計(jì)人員開始嘗試多處理器芯片合作，而不是設(shè)計(jì)超高速的單核芯片。
那些需要電池供電的消費(fèi)級(jí)產(chǎn)品來(lái)說(shuō)，近幾年的市場(chǎng)占有率飛速提升。因此，這些產(chǎn)品中用到的芯片的漏電流的問題就顯得更為重要。為了解決這個(gè)問題，設(shè)計(jì)人員嘗試從芯片架構(gòu)到軟件層面使用了各種各樣的方法來(lái)節(jié)約功耗。常見的方法包括了門控電源、多電源域等方法。
對(duì)于任何芯片來(lái)說(shuō)，復(fù)雜的SoC的低功耗設(shè)計(jì)都是相當(dāng)復(fù)雜的。為了 應(yīng)對(duì)這個(gè)挑戰(zhàn)，常用的方法有以下幾種：1. 把芯片內(nèi)部切割為多個(gè)電源域，各個(gè)模塊在不同的電壓下運(yùn)行。2. 根據(jù)當(dāng)前芯片的負(fù)載，改變所需要電壓或者工作頻率。
本書介紹了一些復(fù)雜SoC下的實(shí)用的低功耗技術(shù)，而不是單純的理論。我們借鑒了過(guò)去幾年里面一系列的流片經(jīng)驗(yàn)，我們相信，本書的內(nèi)容可以切實(shí)的幫助到廣大的芯片設(shè)計(jì)人員，顯著的改善他們?cè)O(shè)計(jì)的芯片。
1.2 問題的范圍
在今天，一些強(qiáng)大的MCU芯片的功耗可以到100-150瓦（在2021年這個(gè)數(shù)字早就遠(yuǎn)遠(yuǎn)不止這個(gè)數(shù)字了），平均的功率密度達(dá)到了每平方厘米50-75瓦。一些芯片局部的地區(qū)可能比平均值大上好幾倍。
現(xiàn)今芯片的功率密度導(dǎo)致了舊的封裝和散熱方案不再適用，還會(huì)影響當(dāng)前芯片的可靠性。實(shí)驗(yàn)結(jié)果說(shuō)明，隨著溫度的升高，芯片的平均故障率呈指數(shù)上升。同時(shí)，漏電流也會(huì)隨著溫度增加，導(dǎo)致了更大的功耗
在當(dāng)下（成書時(shí)），芯片的總功耗已經(jīng)出現(xiàn)下降趨勢(shì)。對(duì)于很多服務(wù)器提供商來(lái)說(shuō)，制冷和電力的成本可能已經(jīng)等同與整個(gè)設(shè)備本身的成本了。
對(duì)于依賴電池供電的設(shè)備來(lái)說(shuō)（尤其是手持設(shè)備，如手機(jī)，遙控器等），功耗帶來(lái)的問題依然是一個(gè)挑戰(zhàn)。根據(jù)ITRS（國(guó)際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖）預(yù)測(cè)，這些設(shè)備的電池壽命將會(huì)在2004年達(dá)到頂峰。從那時(shí)候開始，由于功耗的增加快于電池技術(shù)的進(jìn)步，電池壽命會(huì)有所下降。
對(duì)于以上提到的所有場(chǎng)景來(lái)說(shuō)，降低SoC的功耗是很有價(jià)值的一件事。
在芯片設(shè)計(jì)中，功耗已經(jīng)成為是繼成本、面積和時(shí)序等問題之后的最重要的問題了。如今，對(duì)于大多數(shù)SoC設(shè)計(jì)來(lái)說(shuō)，功耗預(yù)算是項(xiàng)目最重要的設(shè)計(jì)目標(biāo)之一。超出功率預(yù)算對(duì)項(xiàng)目來(lái)說(shuō)是致命的，無(wú)論是意味著從廉價(jià)的塑料封裝轉(zhuǎn)向昂貴的陶瓷封裝，還是由于功率密度過(guò)高而導(dǎo)致可靠性差到不可接受的地步，或是無(wú)法接受地電池消耗速度。
隨著我們進(jìn)入下一個(gè)技術(shù)節(jié)點(diǎn)，這些問題預(yù)計(jì)都會(huì)變得更加嚴(yán)重。ITRS作出以下預(yù)測(cè)：
Node90nm65nm45nm
單位面積動(dòng)態(tài)功耗1X1.4X2X
單位面積靜態(tài)功耗1X2.5X6.5X
單位面積總功耗1X2X4X
很多設(shè)計(jì)團(tuán)隊(duì)都在非常努力地降低低于這些預(yù)測(cè)數(shù)字的功率增長(zhǎng)，因?yàn)榧词乖?0納米，很多設(shè)計(jì)也已經(jīng)達(dá)到了客戶接受的極限。
對(duì)于以電池為動(dòng)力的手持設(shè)備，數(shù)量較少，但問題同樣嚴(yán)重。根據(jù)ITRS的數(shù)據(jù)，這些設(shè)備的電池壽命在2004年達(dá)到頂峰。自那時(shí)以來(lái)，由于功能的增加速度快于功率（每項(xiàng)功能）的減少速度，電池壽命有所下降。
譯者注，在今天，上面關(guān)于功耗的預(yù)測(cè)有一些過(guò)時(shí)了，在這里補(bǔ)充一些相對(duì)新一些數(shù)據(jù)。
實(shí)際上，在工藝達(dá)到28nm之后同等情況下的靜態(tài)功耗的增長(zhǎng)遠(yuǎn)遠(yuǎn)大于動(dòng)態(tài)功耗的增長(zhǎng)。當(dāng)然本書提到的很多設(shè)計(jì)并未過(guò)時(shí)。1.3 功率和能量
對(duì)于電池供電的設(shè)備來(lái)說(shuō)，功耗和能量之間的區(qū)別是至關(guān)重要的。功耗是一個(gè)瞬時(shí)概念，用于表示某一個(gè)時(shí)刻設(shè)備的瞬時(shí)功率。能量是連續(xù)時(shí)間內(nèi)瞬時(shí)功率的積分。
1.4 動(dòng)態(tài)功耗
一個(gè)SoC設(shè)計(jì)的總功率包括動(dòng)態(tài)功率和靜態(tài)功率。動(dòng)態(tài)功率是指器件處于活動(dòng)狀態(tài)時(shí)消耗的功率，就是信號(hào)在翻轉(zhuǎn)的時(shí)候消耗的能量。靜態(tài)功率是指器件上電但沒有信號(hào)改變值時(shí)消耗的功率。在通常情況下，靜態(tài)功耗是由于漏電流造成的。
動(dòng)態(tài)功耗的第一個(gè)也是最主要的來(lái)源是開關(guān)功率。對(duì)門上的輸出電容進(jìn)行充電和放電所需的功率
每一次轉(zhuǎn)換消耗的能量：
是負(fù)載的等效電容。 是輸入電壓。所以我們可以這樣描述動(dòng)態(tài)功耗：
這里的 指的是器件的工作頻率， 是平均翻轉(zhuǎn)概率，而 是指系統(tǒng)時(shí)鐘。如果我們定義：
我們可以進(jìn)一步推導(dǎo)出更耳熟能詳?shù)墓剑?div style="height:15px;">
需要額外指出的是上面提到的功耗不是晶體管的型號(hào)參數(shù)，而是依賴半導(dǎo)體的開關(guān)行為和負(fù)載電容計(jì)算的功耗關(guān)系。因此實(shí)際的功耗仍然依賴具體的數(shù)據(jù)
實(shí)際上，除了開關(guān)功耗外，內(nèi)部功耗也會(huì)影響到動(dòng)態(tài)功耗。內(nèi)部功耗包括NMOS和PMOS晶體管同時(shí)導(dǎo)通時(shí)發(fā)生的短路電流，以及對(duì)電池內(nèi)部電容充電所需的電流產(chǎn)生的功耗。
上面公式里面的 代表了短路電流的持續(xù)時(shí)間， 是內(nèi)部功耗相關(guān)的總電流（短路電流加上內(nèi)部?jī)?nèi)部電容充電所需要的電流）
但是在有些時(shí)候，這部分短路電流(crowbar current)仍然是需要關(guān)注的。特別是在處理電源門控相關(guān)的內(nèi)容的時(shí)候，我們會(huì)討論如何防止過(guò)大的短路電流的問題。
在架構(gòu)、邏輯、電路實(shí)現(xiàn)三個(gè)部分中，有很多不同的技術(shù)方案可以降低特定情形下的功耗。這些技術(shù)的中斷就是上面公式提到的電壓、頻率相關(guān)的部分，以及直接減少與數(shù)據(jù)有關(guān)的翻轉(zhuǎn)行為。
由于功耗與電壓的二次方成正比關(guān)系，降低電源電壓是降低功耗最有效的方式。但是MOS門翻轉(zhuǎn)的速度也會(huì)隨著電源電壓的降低而降低，所以盲目的一味降低電源電壓不是一個(gè)聰明的辦法。SoC開發(fā)人員可以從以下幾個(gè)方面去考慮問題：
對(duì)于一些不需要高速運(yùn)行的模塊，比如CPU的外設(shè)，我們可以使用更低的電壓去為這個(gè)模塊供電，這種設(shè)計(jì)方法被稱為多電壓域的設(shè)計(jì)
對(duì)于CPU這樣的處理器而言，我們可以提供一個(gè)可變的電源。根據(jù)具體運(yùn)算任務(wù)的不同，為CPU提供可變的電壓。在需要更高性能的場(chǎng)景下，可以提供更高的電壓和更高的工作頻率。對(duì)于一些不那么需要性能的場(chǎng)景下，可以降低電壓和更低的工作頻率。這種方法被稱為電壓縮放。
譯者注：在第二種情況下，對(duì)同一個(gè)區(qū)域提供可變的電壓還依賴晶圓廠的支持，因?yàn)椴灰欢恳粋€(gè)標(biāo)準(zhǔn)單元都可以這么做?？勺兊碾妷阂彩怯幸欢ǚ秶摹Ａ硗庖环N降低功耗的方法就是門控時(shí)鐘。把不需要工作的模塊時(shí)鐘通過(guò)門控時(shí)鐘單元關(guān)閉掉?？梢悦黠@的降低功耗。這個(gè)是SoC設(shè)計(jì)中性價(jià)比最高的一種設(shè)計(jì)手段。
譯者注：當(dāng)前的很多綜合工具已經(jīng)支持直接把一些特定的寫法轉(zhuǎn)換為門控時(shí)鐘單元，不再需要手動(dòng)標(biāo)記了。1.5 動(dòng)態(tài)功耗與靜態(tài)功耗的沖突
降低動(dòng)態(tài)功率最有效的方法是降低電源電壓。在過(guò)去的15年里，隨著半導(dǎo)體技術(shù)的發(fā)展， 從5V到3.3V，再到2.5V，再到1.2V，一直在降低。ITRS路線圖預(yù)測(cè)，2008年和2009年，高性能器件將使用1.0V，低功耗器件將使用0.8V。
是載流子遷移率， 是柵極電壓， 是閾值電壓， 是柵極-源極的電壓差。由此可見，為了保證性能，降低 之后，漏電流的增加是正比與電壓的。我們會(huì)在后面的章節(jié)里面詳細(xì)的描述相關(guān)的內(nèi)容。
這就產(chǎn)生了一個(gè)沖突，為了降低動(dòng)態(tài)功耗，我們降低了電壓，但是提高了漏電流，也就增加了靜態(tài)功耗。因?yàn)殪o態(tài)功耗比動(dòng)態(tài)功耗低很多。但是隨著工藝的進(jìn)步，靜態(tài)功耗已經(jīng)不是一個(gè)可以忽視的問題了。我們需要更仔細(xì)地研究二者地平衡。
亞閾導(dǎo)通電流（Sub-threshold Leakage）( ) ：是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管柵極電壓低于晶體管線性導(dǎo)通所需的閾值電壓、處于截止區(qū)（或稱亞閾值狀態(tài)）時(shí)，源極和漏極之間的微量漏電流
反偏二極管的漏電流（Reverse Bias Junction Leakage）（ ）反向偏置時(shí)形成極其微弱的漂移電流，電流由N區(qū)流向P區(qū)，并且這個(gè)電流不隨反向電壓的增大而變化
柵極氧化層的隧穿電流（Gate Induced Drain Leakage）（ ）：當(dāng)柵漏交疊區(qū)處柵漏電壓 VDG很大時(shí)，交疊區(qū)界面附近硅中電子在價(jià)帶和導(dǎo)帶之間發(fā)生帶帶隧穿形成電流，我們把這種電流稱之為 柵極氧化層的隧穿電流。隨著柵氧化層越來(lái)越薄，柵極氧化層的隧穿電流急劇增加。
