高速信號PCB設(shè)計流程
當前的電子產(chǎn)品設(shè)計，需要更加關(guān)注高速信號的設(shè)計與實現(xiàn)，PCB設(shè)計是高速信號最終得以保證信號質(zhì)量并實現(xiàn)系統(tǒng)功能的關(guān)鍵設(shè)計環(huán)節(jié)。
傳統(tǒng)的PCB設(shè)計方式不關(guān)注PCB設(shè)計規(guī)則的前期仿真分析與制定，從原理圖到PCB的設(shè)計實現(xiàn)沒有高速信號規(guī)則約束，這樣的傳統(tǒng)設(shè)計方式在當前的高速信號產(chǎn)品研發(fā)體系中已經(jīng)不可行，造成的后果一般是多次無效投板加工、不斷測試優(yōu)化與返工設(shè)計，造成研發(fā)周期變長、研發(fā)成本居高不下。
目前的高速信號PCB設(shè)計流程為：
① 高速信號前仿真分析
根據(jù)硬件電路模塊劃分與結(jié)構(gòu)初步布局，仿真評估關(guān)鍵高速信號質(zhì)量是否過關(guān)，如果不過關(guān)則需要修改硬件模塊架構(gòu)甚至系統(tǒng)架構(gòu)；仿真信號質(zhì)量通過的情況下，給出電路板大體模塊布局方案及高速信號拓撲結(jié)構(gòu)與設(shè)計規(guī)則
② 電路板布局設(shè)計
③ 電路板布線設(shè)計
根據(jù)電路板實際布線的情況，如果與前仿真制定的設(shè)計規(guī)則有出入，則需要再次仿真分析高速信號質(zhì)量是否滿足要求，例如：電路板線路布線密度過高、實際設(shè)計的線寬比前仿真設(shè)計規(guī)則要小、可能造成高速信號線路損耗過大、接收端信號幅度不滿足芯片輸入要求而導(dǎo)致電路板功能無法實現(xiàn)。
工程師需掌握的高速信號知識
（1）信號完整性基礎(chǔ)知識
主要包括：傳輸線基本理論、阻抗控制原理、反射/串擾控制設(shè)計方法
（2）電源完整性基礎(chǔ)知識
主要包括：電源噪聲基本理論、電路板濾波原理與設(shè)計方法
（3）PCB原材料基礎(chǔ)知識
主要包括：電路板銅箔、板材的電氣特性
（4）信號拓撲結(jié)構(gòu)知識
主要包括：常見的總線類型及PCB設(shè)計拓撲結(jié)構(gòu)
常見信號拓撲結(jié)構(gòu)
（1）點對點拓撲 point-to-point scheduling
該拓撲結(jié)構(gòu)簡單，整個網(wǎng)絡(luò)的阻抗特性容易控制，時序關(guān)系也容易控制，常見于高速雙向傳輸信號線；常在源端加串行匹配電阻來防止源端的二次反射。
（2）菊花鏈結(jié)構(gòu) daisy-chain scheduling
如下圖所示，菊花鏈結(jié)構(gòu)也比較簡單，阻抗也比較容易控制。菊花鏈的特征就是每個接收端最多只和2個另外的接收端/發(fā)送端項鏈，連接每個接收端的stub線需要較短。該結(jié)構(gòu)的阻抗匹配常在終端做，用戴維南端接比較合適。
（3）fly-by scheduling
該結(jié)構(gòu)是特殊的菊花鏈結(jié)構(gòu)， stub線為0的菊花鏈。不同于DDR2的T型分支拓撲結(jié)構(gòu)，DDR3采用了fly-by拓撲結(jié)構(gòu)，以更高的速度提供更好的信號完整性。fly-by信號是命令、地址，控制和時鐘信號。如下圖所示，源于存儲器控制器的這些信號以串行的方式連接到每個DRAM器件。通過減少分支的數(shù)量和分支的長度改進了信號完整性。然而，這引起了另一個問題，因為每一個存儲器元件的延遲是不同的，取決于它處于時序的位置。通過按照DDR3規(guī)范的定義，采用讀調(diào)整和寫調(diào)整技術(shù)來補償這種延遲的差異。fly-by拓撲結(jié)構(gòu)在電源開啟時校正存儲器系統(tǒng)。這就要求在DDR3控制器中有額外的信息，允許校準工作在啟動時自動完成。
在寫調(diào)整期間，存儲器控制器需要補償額外的跨越時間偏移（對每個存儲器器件，信號延遲是不同的），這是由于fly-by拓撲結(jié)構(gòu)及選通和時鐘引入的。源CK和DQS信號到達目的地有延遲。對于存儲器模塊的每個存儲器元件，這種延遲是不同的，必須逐個芯片進行調(diào)整，如果芯片有多于一個字節(jié)的數(shù)據(jù)，甚至要根據(jù)字節(jié)來進行調(diào)整。該圖說明了一個存儲器元件。存儲器控制器延遲了DQS，一次一步，直到檢測到CK信號從0過渡到到1.這將再次對齊DQS和CK，以便DQ總線上的目標數(shù)據(jù)可以可靠地被捕獲。由于這是由DDR3存儲器控制器自動做的，PCB設(shè)計人員無須擔心實施的細節(jié)。設(shè)計人員會從額外的裕度中得到好處，這是由DDR3存儲器控制器中的寫調(diào)整的特性所創(chuàng)建的。
（4）星形結(jié)構(gòu) star scheduling
結(jié)構(gòu)如上圖所示，該結(jié)構(gòu)布線比較復(fù)雜，阻抗不容易控制，但是由于星形堆成，所以時序比較容易控制。星形結(jié)構(gòu)需要特別注意D點到適合于單項數(shù)據(jù)傳輸，從D-R，而不適合于從R-D。匹配方式一般在R端做匹配，消除終端反射。
（5）遠端簇結(jié)構(gòu) far-end cluster scheduling
遠端簇結(jié)構(gòu)可以算是星形結(jié)構(gòu)的變種，要求是D到中心點的長度要遠遠長于各個R到中心連接點的長度。各個R到中心連接點的距離要盡量等長，匹配電阻放置在D附近，常用語DDR的地址、數(shù)據(jù)線的拓撲結(jié)構(gòu)。
以上便是高速信號PCB設(shè)計知識，下期預(yù)告：高速信號PCB設(shè)計處理原則。請同學們持續(xù)關(guān)注【快點兒PCB學院】公眾號。
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