之前提到的電源噪聲的類型：電源的噪聲類型
電源噪聲的產(chǎn)生在很大程度上歸結于非理想的電源分配系統(tǒng)（簡稱 PDS，即 Power
Distribution System）或者電源分配網(wǎng)絡（簡稱PDN,Power distribution network）。
所謂電源分配系統(tǒng)/網(wǎng)絡， 其作用就是給系統(tǒng)內的所有器件提供足夠的電源。
這些器件不但需要足夠的功率消耗， 同時對電源的平穩(wěn)性也有一定的要求。
大部分數(shù)字電路器件對電源波動的要求在正常電壓的+/-5%范圍之內。
電源之所以波動，就是因為實際的電源平面總是存在著阻抗， 這樣， 在瞬間電流通過的時候， 就會產(chǎn)生一定的電壓降和電壓擺動。
為了保證每個器件始終都能得到正常的電源供應， 就需要對電源的阻抗進行控制， 也就
是盡可能降低其阻抗。
比如，一個 5 伏的電源，允許的電壓噪聲為 5%，最大瞬間電流為 1安培，那么設計的最大電源阻抗為：
從上面的計算公式可以看出， 隨著電源電壓不斷減小， 瞬間電流不斷增大， 所允許的最
大電源阻抗也大大降低。
隨著PCB技術的發(fā)展，現(xiàn)在采用的鋪銅的工藝和純度，對PCB的電源分配系統(tǒng)越來越好了。
相同的線粗，可以走更高的電流，更高的頻率，更低的阻抗， 更低的功率耗散。
電源阻抗設計對于高速電路設計者來說是至關重要的。
在設計電源阻抗的時候，要注意頻率的影響。
我們不但需要計算直流阻抗（電阻），還要同時考慮在較高頻率時的交流阻抗（主要是電感）， 最高的頻率將是時鐘信號頻率的兩倍，因為在時鐘的上升和下降沿， 電源系統(tǒng)上都會產(chǎn)生瞬間電流的變化。 一般可以通過下面這個基本公式來計算受阻抗影響的電源電壓波動：
為了降低電源的電阻和電感，在設計中可采取的措施是：
z 使用電阻率低的材料，比如銅；
z 用較厚、較粗的電源線，并盡可能減少長度；
z 降低接觸電阻；
z 減小電源內阻；
z 電源盡量靠近 GND；
z 合理使用去耦電容；
由于電源阻抗的要求， 以往的電源總線形式已經(jīng)不可能適用于高速電路， 目前基本上都
是采用了大面積的銅皮層作為低阻抗的電源分配系統(tǒng)。
當然， 電源層本身的低阻抗還是不能滿足設計的需要，需要考慮的問題還很多。
比如，芯片封裝中的電源管腳，連接器的接口，以及高頻下的諧振現(xiàn)象等等， 這些都可能會造成電源阻抗的顯著增加。
解決這些問題的最簡單也最有效的方案就是大量使用去耦電容。
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